Abstract ：

采用45 nm SOI CMOS工艺,设计了一种带有自适应频率校准单元的26～41 GHz锁相环.该锁相环包括输入缓冲器、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、高速时钟选通器、分频器和频率数字校准单元.采用了基于双LC-VCO的整数分频锁相环,使用了自适应频率选择的数字校准算法,使得锁相环能在不同参考时钟下自适应地调整工作频率范围.仿真结果表明,该锁相环的输出频率能够连续覆盖26～41 GHz.输出频率为26 GHz时,相位噪声为-103dBc/Hz@10 MHz,功耗为34.64 mW.输出频率为41 GHz时,相位噪声为-96 dBc/Hz@10MHz,功耗为35.44 mW.

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双VCO 锁相环 自适应数字校准

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采用45 nm SOI CMOS工艺,设计了一种带有自适应频率校准单元的26~41 GHz锁相环。该锁相环包括输入缓冲器、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、高速时钟选通器、分频器和频率数字校准单元。采用了基于双LC-VCO的整数分频锁相环,使用了自适应频率选择的数字校准算法,使得锁相环能在不同参考时钟下自适应地调整工作频率范围。仿真结果表明,该锁相环的输出频率能够连续覆盖26~41 GHz。输出频率为26 GHz时,相位噪声为-103 dBc/Hz@10 MHz,功耗为34.64 mW。输出频率为41 GHz时,相位噪声为-96 dBc/Hz@10 MHz,功耗为35.44 mW。

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双VCO 锁相环 自适应数字校准

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逐次逼近型模数转换器（SAR ADC，Successive Approximation Register ADC）是中高分辨率ADC常用的结构，相较于其他结构的ADC具有面积小、分辨率高、成本低等优势，被广泛应用在各个领域。SAR ADC中电容阵列的失配是限制其精度的重要因素之一，不带校准的SAR ADC其精度无法达到12bit以上，因此需要采用校准技术来校准电容失配带来的非线性误差。本文主要研究适用于16bit高精度SAR ADC的数字校准技术以及DAC设计，并设计其对应的数字电路以及SAR ADC的接口电路。本文主要工作如下： 1）通过研究SAR ADC的结构、工作原理以及影响SAR ADC性能的主要因素，设计了三段式电容阵列，加入二进制冗余位，在硬件上保证了数字校准算法的可实现性。为保证分段电容整数化，加入接地电容，从而减小由于版图设计导致的桥接电容的失配，提高校准精度。 2）提出了数字前台校准技术，利用低位电容校准高位电容，从而保证ADC线性度。该技术从算法上保证转换电路和校准电路的可复用性，在保证性能要求的前提下，减小了电路面积。 3）在电容阵列和校准技术的设计基础上，本文设计了其对应的控制电路以及计算电路；另外由于所研制的ADC需以IP形式集成在SOC上，根据SOC的设计要求，设计了对应的APB接口电路；完成了数字电路的综合和版图设计。 所研制电路完成了数字前仿、数模混仿和后仿真验证等工作，流片测试结果表明，所设计数字电路功能正确。

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冗余 数字校准 逐次逼近型模数转换器

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一种应用于宽调谐范围的双LC‑VCO结构锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、整数64分频器和数字校准单元；鉴频鉴相器的第一输入端接入输入信号，鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和整数64分频器依次连接，且整数64分频器的输出端连接到鉴频鉴相器1的第二输入端形成环路；数字校准单元连接压控振荡器，数字校准单元用于实现环路频率自适应切换。本发明采用开环校准的方式，在锁相环基本架构外加入一个数字校准单元，由于采用环路滤波器的输出电平作为状态改变信号，因此可以避免初始相位引起的错误，同时锁定时间较短，电路更为简单，面积小，成本低。

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随着CMOS工艺的进步，ADC向着高速高精度低功耗的方向不断发展。逐次逼近型模数转换器（Successive Approximation Register ADC，SAR ADC）相比其他结构的ADC，拥有最低的功耗。随着新型结构的发展，SAR ADC在高速领域也可以与Pipeline ADC相比较。但是在高精度的发展方向，因为电容失配等误差因素的存在受到了极大地阻碍。SAR ADC要实现12bits以上的精度，必须采用校准技术。最近几年不断有新的数字校准技术被提出。本文对高精度SAR ADC的数字校准技术进行了研究，并且在55nm工艺下设计了高精度SAR ADC的数字电路结构。 研究了三段式的分段结构和二进制冗余结构的优势。建立SAR ADC的MATLAB模型，分析了误差来源对ADC性能的影响，在算法级对数字自校准算法进行了验证。通过改进电容阵列结构实现三段式桥接电容的整数化。结合了单调电容切换策略与VCM-based电容切换策略的优势，设计了新的电容切换策略，减小电容阵列的开关功耗。改进低位电容阵列结构，进一步提升校准后ADC的精度，MATLAB多次仿真结果表明对于16bitsSAR ADC，校准后有效位数平均值为15.2bits，DNL在±0.99以内，INL在±2以内。表明数字自校准算法适用于高精度SAR ADC。 完成了SAR ADC 数字电路的设计与实现。对数字自校准逻辑，采样保持控制时序，多通道工作模式，数字滤波器的数字电路进行了RTL实现并完成了逻辑综合与版图设计。搭建Simulink与Modelsim联合仿真平台，对RTL级的时序进行了验证。对逻辑综合后的网表与版图后网表进行了验证，对网表进行了静态时序分析与形式验证。 研究结果表明，本文提出的改进的数字自校准数字电路适用于高精度SAR ADC的设计。

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二进制冗余技术 数字校准 逐次逼近型模数转换器

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模数转换器是沟通模拟世界和数字世界的桥梁，也是目前信息处理系统中不可或缺的模块。近年来，在消费电子、医疗、通信以及军工等领域对ADC的速度与精度提出了更高的要求。时间交织ADC利用多通道ADC并行工作的原理，可以以相对降低的功耗极大地提高ADC的采样频率。但是，由于时间交织ADC的各个子通道之间同时存在增益和采样时间失配误差，将大大降低ADC的性能。为了提高ADC的性能，必须对各种失配误差进行校准。然而，目前关于时间交织ADC失配误差校准的研究大多都只针对采样时间失配，同时对时间和增益误差进行校准的研究比较少。因此，针对研究时间交织ADC的增益和采样时间失配联合校准算法，并同时降低校准算法的硬件开销具有很重要的意义。 本文提出了一种联合校准算法，可以同时校准时间交织ADC的增益和时钟失配误差，并且不受系统中的失调失配误差的影响。为了降低校准的硬件开销，避免使用高阶数字滤波器，论文采用混合信号的方法校准时钟失配误差。针对增益失配误差，采用了全数字校准算法。在算法流程的控制下，大部分计算模块在两种校准算法中重复使用，进一步降低硬件开销。另外，论文还采用0.18μm CMOS工艺，设计了一款基于延时锁相环的时钟电路，可实现对输出时钟延时量的精确控制。该电路可应用在本文的联合校准算法中，配合数字电路完成时间交织ADC的时钟失配误差的校准。仿真结果表明，所设计的时钟电路的工作频率范围为15~25MHz，延时调节范围为0.15ns~20.3ns，调节精度为0.15ns。 论文在Matlab的Simulink环境下，搭建了一个12位的双通道时间交织ADC，并对所设计的校准算法进行了仿真验证。结果表明，论文提出的算法可以校准很大范围的增益和时钟失配误差。并且，该算法对于满足奈奎斯特采样定理的任意模拟信号，都可以以较小的硬件开销，在105个采样周期内完成两种误差的联合校准。最后，本文基于两块ADI公司的ADC，型号为AD7450A（1MSPS，12位）和Altera公司的Arria V GT FPGA搭建了时间交织ADC校准算法的实际硬件验证系统。测试表明，在输入频率为86.9140625kHz，总体采样时钟频率为2MHz，且两路ADC存在20ns的初始时间失配和2%的增益失配情况下，本文提出的校准算法可以将时间交织ADC的SNDR由38.67dB提升至58.90dB，并且准确估计通道间存在的增益失配误差，充分说明了本文算法的有效性。

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联合校准 时间交织ADC 时钟失配误差 延时锁相环 增益失配误差

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模数转换器，即ADC，实现了模拟集成电路和数字集成电路的沟通，是集成电路中非常重要的电路模块。无数字校准流水线ADC可以实现比较高的精度和采样速度，具有较高的实时性，因此在电力系统等领域有着广泛的应用。以采样保持电路、子级转换单元等组成的流水线核心电路决定了整个ADC的功耗和性能，是整个ADC设计中的重中之重，需要进行仔细地研究。此外，在降低流水线ADC功耗方面，电容运放共享技术效果明显，在学术界研究比较广泛。 根据变压器绕组变形在线监测项目的要求，需要设计一个高动态范围、高精度ADC实现变压器绕组形变信号的模数转换。本文基于0.18μm CMOS工艺，完成了电源电压为3.3V下的12位，80MSPS的无数字校准流水线ADC核心电路的设计。基于降低功耗和提高性能的要求，核心电路由采样保持电路、3.5位子级电路、七级1.5位子级电路、3位Flash ADC，以及延时编码单元组成。在分析核心模拟电路误差的基础上，完成了各个电路模块的设计工作，并用仿真验证了设计的正确性，完成了整个流水线ADC电路的版图设计和后仿真。此外，在此传统流水线结构基础上，应用电容运放共享技术，实现了电路功耗的降低。 前仿真结果表明，当输入为1.015625MHz和39.296875MHz的正弦信号条件下，电路SNDR均大于73.5dB，ENOB均大于11.9位，核心电路的功耗为445mW，ADC品质因子为1.43pJ。整个流水线版图面积为2300×1700μm2，后仿真结果表明，输入低频正弦时，电路性能与前仿相差不大，但输入为高频正弦时，电路性能有所下降。而应用了电容运放共享技术改造后结构的前仿结果显示，在低频输入和高频输入下，电路的SNDR均大于70dB，ENOB为11.4位左右，功耗下降为270mW，ADC的品质因子减小为1.25pJ，性能指标达到了设计要求。

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变压器绕组 电荷共享技术 核心电路 流水线ADC

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模数转换器是连接数字世界与模拟世界的重要桥梁，更是不可或缺的一部分。近年来，通讯、医疗、消费电子、工业领域以及军工产品对高速、高精度、低功耗ADC的需求日益增大。时间交织ADC系统采用多通道ADC并行工作的模式，可以成倍地提高了ADC系统的采样速度。因此，自应用以来，其占据了高速ADC的半壁江山。然而由于时间交织系统需要多个单核ADC同时工作，所以功耗也会成倍增加。因此，如何在利用时间交织系统实现高速模数转换的同时，又能尽可能地降低功耗，就成了一个至关重要的问题。基于自举传输电路的电荷式流水线ADC因其无需高性能运放，能以极低功耗实现高速A/D转换，因此将此技术运用到时间交织系统中恰巧能较大程度上降低其功耗。 本文完成一款基于电荷式流水线ADC的500MHz，13位的时间交织ADC系统设计，探讨了基于自举电荷传输电路的电荷式流水线ADC各子级模块设计的基本原理。在理论分析基础上，论文完成双通道电荷式流水线ADC的时间交织系统级设计，并通过Matlab平台搭建Simulink模型验证系统设计的正确性。在SMIC CMOS 0.18um工艺下，论文给出了电荷式流水线ADC的关键电路仿真结果；手动完成了ADC系统的共模校准和差模校准过程，以尽量提高单通道电荷式ADC的整体性能；设计理想时钟网络使两通道ADC交替工作输出对应数字码。由于时间交织系统多通道之间不匹配会严重影响整体性能，本文对两通道ADC间的失调失配误差，增益失配误差和时钟偏差对ADC造成的影响进行了详细地理论分析，并利用Matlab平台上的Simulink模型对理论分析结果进行了验证。在Matlab平台上，设计了基于伪混叠信号的后台数字校准算法，能够对这三种误差对ADC输出的影响进行校准。 论文所设计的ADC系统的仿真结果表明，采样速率为500MHz，输入信号频率为20.01953125MHz，双通道交织系统ADC在无误差时，SNR为70.97dB，SFDR为73.95dB，模拟电路的功耗为149.76mW；加入失调失配误差、增益失配误差和时钟偏差后，时间交织ADC的性能受到很大影响。系统级仿真结果表明，基于伪混叠信号的后台数字校准算法能很好地校准时间交织系统中因通道不匹配而导致的性能下降。

Keyword ：

电荷式 时间交织系统 通道失配 伪混叠校准 自举电荷传输器件

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在当今电子通信系统日益数字化及消费类电子产品日益便携化的驱动下，高性能低功耗模数转换器（Analog-to-Digital Converter，ADC）的需求不断增加。尽管CMOS工艺的不断演进极大地提升了数字集成电路在各方面的性能表现，模拟集成电路，尤其是ADC的低功耗设计所面临的问题和挑战却日益严峻。在众多类型的ADC之中，流水线ADC最适合于低功耗及高速应用，也是各类ADC之中应用最为广泛的一种。纳米CMOS工艺下流水线ADC的低功耗设计因此成为近几年来集成电路设计领域的研究热点。 本论文主要从系统级和电路级两个层面提出了适用于纳米CMOS流水线ADC的若干低压低功耗改进方法和技术，并通过一个设计实例验证了其有效性。本论文的主要工作及创新点包括以下三个方面。 （1）为有效降低功耗，结合Hybrid Cascode频率补偿、开关电容AB类输出、以及栅极驱动（Gate-Driven）正反馈等三种现有的低功耗技术组合了一种新的两级A/AB类运放拓扑结构，该新结构并不会影响ADC的转换特性。此外，本论文通过在传统开关电容两级A/AB类运放中增加一个“复位”开关对性能进行了改善，使其可以工作在非常高的频率。 （2）针对采用Cascode/Hybrid-Cascode补偿型运放的流水线ADC，提出了一种以低功耗为目标导向的系统级设计与优化方法，以确定每级最佳量化位数及电容尺寸。该方法能够与电路级的优化设计结合起来，非常具有实际指导意义。 （3）纳米尺度下，基于过驱动电压VOV的传统MOS尺寸设计方法不再那么有效，因此本论文对基于gm/ID的MOS尺寸设计方法进行了仔细研究，并将其应用于系统级和电路级设计与优化。 应用上述技术与方法，本论文最后在TSMC 65nm 1.2V工艺条件下设计实现了一款无数字校准的10-bit 250MSPS CMOS流水线ADC。根据加入电子噪声后的仿真结果，该流水线ADC在奈奎斯特频率1Vpp-diff输入信号时SFDR、SNDR分别达到了69.39dB及58.38dB，而总功耗仅有12.06mW（不包含基准产生电路、时钟产生电路、以及数字编码电路），相应的品质因数为0.071pJ/step，达到了优异水平。

Keyword ：

流水线ADC纳米工艺低功耗系统优化开关电容两级A/AB类运放

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当代通信技术的飞速发展，对高速、高精度数模转换器（DAC）的性能提升刻不容缓。电流舵DAC由于其转换速率高、结构规则和电流精度可控性强等特点，在众多领域中得到广泛的应用。 由于集成电路芯片制造工艺偏差，在电路中引入了随机误差和系统误差，造成电流源的不匹配，限制了电流舵DAC静态性能的提高。针对本文为高速总线收发系统研发的14位100MS/s分段式电流舵DAC的静态误差，在分析电流源匹配误差的基础上，设计了一种数字校准技术，通过逐次逼近算法实现对DAC中高位电流源的校准。校准环路采取4管结构控制选通开关，确保校准前后电流源工作状态一致；采取单元的分时分批控制方法，减小比较器输入电容，提高校准速度；对逐次逼近寄存器进行结构优化，使触发器个数显著减少，提高了性能。该校准技术的数字控制模块结构简单，无需定时刷新电路来维持校准状态，节省硬件资源，降低了系统功耗。由于DAC输入码跳变时可能发生开关不同步、时钟馈通等问题，产生毛刺，影响DAC的动态线性度。为此，设计了衰减-跟随电路，并优化衰减器件尺寸，使电路在抑制跳变毛刺、提高SFDR的同时，减少由电荷注入和导通电阻非线性等带来的影响。 本文采用SMIC 0.18um Mixed-Signal 1P6M 1.8V/3.3V工艺库，完成了DAC各模块电路和版图的设计、验证及流片。电路仿真结果表明，DAC的INL和DNL分别由校准前的3.5LSB和1.5LSB提高到校准后的2LSB和0.5LSB，表征了数字校准环路功能的正确性；衰减-跟随电路的优化设计使SFDR在输入信号30MHz时达到89.7474 dB，较优化前提高了10dB。芯片测试结果为：校准前INL为103.35LSB，DNL为4.96LSB；校准后，INL降低到45.93LSB，DNL为10.01LSB；DAC建立时间为8ns；100MHz时钟频率下，输入信号1.7MHz时，校准前后的SFDR分别为43.02dB和49.17dB；输入信号13MHz时，校准前后的SFDR分别为42.75dB和46.80dB。基于静态测试结果，进行了测试修正，修正后INL为5.48LSB，DNL为4.851LSB，输入信号为1.7MHz时SFDR从43.02dB提升到61.15dB，改善明显。

Keyword ：

电流舵DAC匹配误差数字校准衰减-跟随

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